SiP时钟干扰仿真案例

▶ 数模混合SiP；

▶ Wire bonding 121 BGA；

▶ 实测SiP中的模拟小信号受到干扰，影响系统正常运行；

▶ 对SiP封装设计进行3D建模，提取关键模拟信号与时钟信号的S参数，并查看频域串扰；

▶ 时域查看串扰，查看串扰频谱确定干扰源为基板内的时钟信号；

▶ 优化版图与去耦设计，隔离模拟小信号与时钟信号，优化后查看串扰，频谱量级大幅下降；

▶ 客户按照优化方法修改设计重新投板，实测干扰问题得到解决；

(PDN阻抗）

（S参数-串扰）

（串扰频谱）

（时域串扰）

（优化后串扰频谱）