SOC_FPGA验证解决方案

综述 

为了满足速度、集成度和灵活性的要求,FPGA已经成为信号处理系统、控制系统和其他数字系统不可或缺的核心单元。但随着设计需求的不断发展,使用的FPGA芯片规模正呈现指数式的上升,FPGA系统的验证与测试逐渐成为数字系统设计中最为重要的一个环节,根据统计,FPGA系统的测试和验证占据了65%以上的设计工作量,因此减少测试和验证所花费的时间,提高测试和验证的效率成为当前FPGA电路设计的关键。 

验证的目的 

SOC/FPGA设计验证主要以设计的需求为索引,所有的验证行为和目的都是为了验证该设计与需求的映射关系及完成质量。

  • 该FPGA/SOC设计是否完成了需求所要求的功能; 

  • 提交的设计是不是正确的版本,与设计文档是不是能一一对应; 

  • 这些功能的正确性能否被验证; 

  • FPGA/SOC设计的质量是不是满足要求; 

  • FPGA/SOC的设计实现过程是不是满足要求; 

  • 充分的验证边界条件; 

  • 设计的复杂性是不是合理; 

  • 设计的结构是不是合理; 

  • 该设计是不是满足设计规范; 

  • 代码的连续性和精确性; 

  • 有没有冗余的代码; 

验证的方法 

  •  评审/检查:包括对提交设计的一系列检查与评审。包括设计本身、相关文档及设计过程记录; 

  •  构建必要的测试环境进行验证:根据需求,构建完整的测试环境对被测设计进行验证; 

  •  工具验证:通过软硬件工具对设计的连续性和实现的可靠性进行验证; 

验证需要具备的能力 

  • 设计评审团队,熟悉设计相关应用场景,熟悉相关验证工具,能够根据需求构建测试环境及测例; 

  • 完备的设计验证工具; 

  • 正确的评测流程; 

验证的流程

SOC/FPGA验证工具解决方案 

  • Xcelium®--功能仿真器。是Cadence第三代数字电路仿真工具,引入了数字电路多核并行仿真引擎,和全新的单核仿真平台比较,RTL仿真速度提高3倍,Gate-Level仿真快5倍,DFT运行速度提高10倍。Xcelium是工业界先进的第三代SOC并行仿真和验证平台

  • JasperGold®--形式验证工具。JasperGold®是一种形式功能验证技术,无需编写测试激励,可全面验证模块级功能要求。它可实现穷尽的、完整的验证,快速检测到错误,可以实现端到端的方式验证设计行为。通过端到端的全面检查,确保对设计功能正确性的完全验证。       

    1. 支持Verilog、VHDL、System Verilog 和混合语言设计;支持PSL、SVA描述的设计规则

    2. 支持对RTL代码的语法、语义进行分析,用数学推导的方法,完全地、形式化地验证RTL是否符合设计规格而不需要输入激励

    3. 支持在验证过程中,可以穷尽所有输入的可能性,可以找到设计中的难以预见的设计缺陷

       

 

  • JasperGold Coverage®--验证覆盖率分析。RTL设计中的一条语句是否被验证到,取决于两方面。一是有否可以产生激励可以让这条语句执行;二是这条语句执行的结果是否有断言可以检查它。前者反映出验证环境是否过约束,后者反映出验证环境的断言是否完整,断言的证明是否受这条语句的影响。JasperGold Coverage®提供下面4个方面的覆盖率指标。这在业界是少数可以提供下述验证覆盖率指标的。

形式验证环境完整性测量指标

    1. 根据指定的约束集应用到设计中的激励完整性(激励覆盖)

    2. 应用到 DUT 中的Prperty的完整性(Property完整性) 形式分析后评价验证覆盖的指标

    3. 已充分证明的Property的验证覆盖(证明覆盖)

    4. 有界证明Property的验证覆盖(有界证明覆盖)

 

  • JasperGold AFL®--设计代码规则检查。 JasperGold AFL®是一个RTL静态分析工具,进行设计错误的设计规则检查,提高RTL代码质量。它读入RTL设计,自动生成基于设计的规则检查,进行结构性检查和形式证明的检查,包括:

    1. 命名规则

    2. 代码风格

    3. 综合及综合与仿真一致性

    4. 结构,DFT等

    5. 高级的形式验证规则,如代码可达性,X-赋值,FSM状态死锁,下标越界等

  • Conformal®--设计等效性检查。 Conformal等效性检查器能够帮助设计师在设计周期中及早检验和调试数百万门级设计,无需使用测试向量。它可以处理复杂的数据路径、数字定制逻辑、定制存储器与FPGA设计,降低漏掉重大错误的风险

    1. 全面检查数百万门级ASIC与FPGA,比传统门级仿真快数倍

    2. 用独立的验证技术降低漏掉关键错误的风险

    3. 在设计周期中及早消除功能时钟域交叉问题

    4. 为复杂的数据路径扩展等效性检查功能,并缩小RTL到版图的验证差距

    5. 确保RTL模型执行的功能与相应晶体管电路在芯片上执行的功能相同

  • Tempus®--静态时序分析。主要完成对综合后或布局布线后的网表时序进行对比分析,得出时序是否收敛的结论,并提供时序改进的参考。

  • Pallidum®--硬件仿真加速器

    Palladium XP IICadence设计系统公司推出的基于处理器架构全集成高性能验证计算平台,在单一验证环境中集成了模拟(Simulation)、加速(Acceleration)与仿真(Emulation)多项功能,让设计与验证团队能够更快地完善他们的软硬件环境,在更短的时间内生产出更高质量的芯片和系统。

  • Protium S1®--FPGA 原型验证平台Protium S1 快速原型平台是Cadence新一代先进FPGA原型验证平台,基于赛灵思的UltraScale 440现场可编程器件,结合Cadene先进的实现和调试软件,为芯片设计验证提供一个快速的芯片设计原型验证平台。在集成电路设计开发验证的流程中, 用于模拟芯片在真实应用场景中的表现。

 

  • DiaLite®--FPGA硬件在线调试工具。法国Temento公司的Dialite系列产品通过JTAG接口获取FPGA内部信号,其采用软硬件协同调试FPGA,把FPGA内部信号的可见性提高了数十倍,从而可以快速定位和纠正错误。

 

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