Cadence Sip Digital Architect XL

Cadence SiP Digital Architect XL提供了从芯片到SiP基板到目标PCB系统的协同设计的方法进行前期设计勘探、评估和权衡的环境。它允许项目架构师和设计团队能够迅速地输入和管理SiP设计的逻辑连接，也就是通常所说的原理图设计。它的系统连接管理器（System Connectivity Manager），允许快速地捕获设计连接，包括所导入的硅片Verilog网表和提供完整的SiP设计中PCB封装模型的接口。对于混合信号设计，模拟/混合信号的子电路模块可以从Virtuoso环境中导入。基于电子表格的接口提供了一个高效的方法去创建、导入、管理和验证整个SiP系统的逻辑连接。

 

Cadence SiP Digital Architect XL管理从硅片到系统级SiP的设计流程概念。它通过一个双向流程与Innovus®数字设计数据库集成以优化Co-design（协同设计）。SiP Digital Architect XL使得快速地创作系统级SiP连接模式的可行性和验证研究成为可能。这使工程师能够大限度地提高封装的功能密度和性能，并大限度的降低功耗。SiP Digital Architect XL同样执行芯片的IO的协同设计，在芯片、基板和系统级优化IO位置，保证封装IO设计的合理性。

 

 

核心特色：

1.使用的表和电子表格环境加速接口的编写和管理

 

2.支持快速的系统级连接捕获和“假设”场景

 

3.在流程的早期解决设计折衷以获得大性能

 

4.以窗口形式通过前端逻辑互连的设计定义，跨多基板（IC/IO）以构成系统级封装

 

5.支持双向ECO和LVS流，实现完全的协同设计实现

 

6.为优化设计进行可行性和验证研究提供环境

 

7.允许射频和混合信号等其他自定义信号为一个集合，并为层次子块配置文件