Allegro Package Designer Plus
Cadence Allegro Package Designer Plus提供了一个完整的原理图驱动的封装基板布局布线环境。用于FlipChip，Wirebonding，SiP 模块等多种形式的封装物理设计。这包括基板布局和布线，芯片、基板和系统级别上最终的连接优化，生产准备，全面的设计验证和流片。
它还集成了I/O规划协同设计能力（面向数字IC）和三维晶元堆叠结构生成与编辑功能。它支持所有的封装类型，包括PGA、BGA、uBGA、芯片级封装、倒装芯片和键合芯片封装。
在所有相关的设计构造中，可实现管理设计元件之间的物理实现、电气和制造规则，让设计师可以对整个系统的互联进行权衡和优化。实时设计规则检查（DRC）可支持层压、陶瓷、及镀膜技术间各种组合的复杂和独特的规则要求。APD+额外的选项包还支持多重腔体、复杂形状与交互式和自动化引线键合。
核心特色：
1.提供三维晶粒堆栈创建/编辑，以进行快速堆栈装配与优化
2.实现IC底层与系统级IC的I/O填补环/阵列协同设计与连接优化
3.允许IC和底层间的连接分配和优化，以达到基于信号完整性和可布线性的小层使用
4.优化IC、基板与系统级的IC I/O电源地环/阵列协同设计与连通性
5.支持Sigrity 数据提取，实现快速创建仿真模型及分析，过优化SI特性与优化IC与基板之间布线驱动和互连分配，从而降低层数的使用
6.可以实现自动过孔放置，减少冗长而耗时的手动过孔扇出
7.结合交互式布线约束下驱动的设计，可以减少潜在的设计错误，加速设计实现的完成
8.包含全面的基板DFM检查能力，可以将对应封装厂的DFM规范输入到设计中，并实现在线检查
9.包含Cadence三维设计查看器和DRC，用于精确且全面的三维引线可键合性验证以及设计可实现性评估测试等
