Sigrity OptimizePI

Cadence® Sigrity™  OptimizePI™ 技术可实现针对电路板和IC封装的完整交流频率分析，确保您的设计在系统级和器件级拥有高性能表现，同时为您节省15％至50％的去耦电容成本。支持预布局和布局、布线后研究，不仅能够满足您的供电网络（PDN）需求，更能以低的成本快速确定好的去耦电容选择和放置位置，使您的设计得到优化。

 

Sigrity OptimizePI技术 建立在成熟的Cadence混合电磁电路分析技术基础之上，并结合Sigrity优化引擎，帮助您快速定位好的去耦电容选择和放置位置。

 

 

主要功能：

• 避免PCB和IC封装的去耦电容过度设计
• 降低新设计和后期产品的 PDN 成本
• 为封装器件制定有效的去耦电容指南
• 优化电路板/ IC封装接口的PDN
• 识别EMI 去耦电容的数量和位置
• 强大且成熟的混合EM/ 电路分析技术
• 直观的、可交互的PDN性能可视化界面
• 轻松设置预布局和布局、布线后的去耦电容优化
• 使用Cadence Allegro® PowerTree™ 数据，可视化原理图的电源部分
• 在PowerTree 用户界面中获取设置信息（模型、网络名称等）、分配目标阻抗约束
• 器件阻抗检查和EMI谐振检查
• 可支持包含封装和电路板数据的大型设计
• 与设计工具整合，优化设计流程： Cadence SiP Layout, Allegro Package Designer, and Allegro PCB Designer
• 可用于 Mentor、Zuken 和 Altium 流程，稳定可靠，并且接受混合 CAD 数据库，适用于需要支持多结构设计的情况